材料工程是实现持续逻辑扩展的关键

亚博最新版本应用材料托管在线逻辑大师班今天，我们展示了几种材料工程解决方案，能够实现先进的逻辑缩放，并在功率、性能、面积、成本和上市时间(PPACt™)方面不断改进。

正如我的同事在最近的博客中所指出的，在扩展时，多个挑战阻碍了性能和性能的提高晶体管和互连到3nm节点及其后。还有模式变化需要新材料工程解决方案的问题。在这篇博客中，我将重点介绍Applied是如何通过基于过程步骤协同优化和集成材料解决方案(IMS™)的创新，帮助我们的客户实现高级逻辑的PPACt路线图的。我们还在帮助行业实现一种称为设计技术协同优化(DTCO)的扩展技术，这种技术将在新兴节点中越来越普遍，因为它可以在间距扩展变慢的情况下继续实现逻辑密度扩展。

晶体管缩放:将finfet扩展到5nm以上启用gate - all拐点

FinFET路线图有三个重要的技术挑战：翅片弯曲、高k金属栅（HKMG）和接口临界尺寸缩放以及源/漏电阻。Applied通过新材料和工艺协同优化的组合帮助解决每一个问题。

在制造过程中，翅片弯曲导致变异性，降低性能和功率效率。为了缓解这一问题，我们开发了协同优化的材料工程解决方案，包括用于翅片隔离的可流动氧化物，以及协同优化的离子注入和退火步骤，所有这些都使用应用公司的PROVision®eBeam计量和检测技术进行监测。使用这些技术，我们可以使高、直、高展弦比翅片具有更好的均匀性，从而将阈值电压变异性降低30%，并将驱动电流增加5%以上(见图1)。

两个HKMG逻辑元件接口和高k层是提高晶体管驱动电流的关键。但是，自14nm节点以来，这两个层都没有扩展，造成了性能瓶颈。为了解决这个问题，Applied开发了一个新的集成材料解决方案（IMS）™) 它结合了真空中的关键工艺步骤，允许新程度的接口工程和调优™, 我们已经演示了一种新的集成栅堆栈，它可以恢复等效氧化层厚度缩放，并将驱动电流提高8%到10%（见图2）。

在晶体管的源极/漏极电阻模块中，缩放使每个节点的接触面积减少了25%，导致接触电阻不可持续的增加。为了解决这一问题，Applied开发了一种新的协同优化工艺技术，使应变工程可用面积最大化(见图3)。该解决方案包括横向蚀刻，使嵌入的源漏应力源更靠近通道。此外，我们还开发了一种新型选择性砷化硅外延层。新材料和材料工程技术降低了电阻，增加了8%的驱动电流。

随着行业从FinFET过渡到gate-全能(GAA)晶体管架构以进一步改善性能和功率(见图4)，材料工程创新将变得更加关键。在GAA中，晶体管通道方向从垂直方向转变为水平方向，通道四周都有门，而不是三面。控制沟道厚度对性能和功率至关重要:从FinFET到GAA，沟道厚度控制从光刻和蚀刻的高，薄鳍到外延和选择性去除的GAA，因为它们提供高度受控的生长和降低变异性。GAA晶体管还需要沟道之间的内部间隔，适当的工程有助于降低电容。这些间隔是用高度可控的选择性蚀刻和间隙填充工艺制造的。eBeam的计量可以帮助确保新结构的正确和优化形成，使预期的性能增益为10 - 15%，功率提高25 - 30%。

Epi、选择性去除和eBeam计量是应用材料的领先领域，我们已经在开发共同优化的工艺，以帮助加速为客户提供砷化镓解决方案。因此，与Fin亚博最新版本FET相比，我们预计在砷化镓每10万WSPM（每月晶圆启动）的增量收入将达到10亿美元*

互连扩展：新型集成材料解决方案将通孔电阻降低50%

互连消耗了近三分之一的设备功率，占电阻-电容(RC)延迟的70%以上。与晶体管的性能随着每个工艺节点的收缩而提高不同，互连线在收缩过程中会遇到更高的电阻，从而降低性能并增加功耗。如果没有突破性进展，通过电阻连接的节点将从7纳米到3纳米增加10倍，从而抵消了晶体管缩放的好处。

为了解决这个挑战，今天的应用介绍Endura®Copper Barrier Seed IMS™是材料工程领域的一项突破。这一卓越的集成材料解决方案在高真空下将七种不同的工艺技术结合在一个系统中:ALD、PVD、CVD、铜回流、表面处理、界面工程和计量(见图5)。该解决方案通过用选择性ALD取代保形ALD，消除了通道界面上的高电阻障碍。它还包括铜回流技术，使无空隙空隙填充在狭窄的特征。该解决方案减少了通过接触界面高达50%的电阻，提高了芯片性能和功耗。

通过材料工程和DTCO的创新解决模式可变性

由于EUV光刻技术与多模式技术结合使用，以创建更细的线条，在更小的节点上，模式变化的问题变得越来越严重。我们最终得到的不是我们想要的笔直、光滑的边缘，而是越来越粗糙和不均匀。在过去，这不是一个大问题，因为特征更大，边缘粗糙度的比例更小。但随着我们继续使用极紫外技术，特征和边缘粗糙度变得相当，导致随机缺陷，如开路和短路。

在多图案制作中，行业通常使用旋装电介质和熔炉步骤将光刻图案转移到器件层。为了减少随机误差，我们正在使用高质量CVD材料替换旋装电介质，该材料在PROVision®eBeam metrology监控的过程中与我们的Sym3®蚀刻系统共同优化。事实上，我们将CVD集成到蚀刻室中。一旦具有粗糙特征的晶圆进入腔室，我们就有选择地沉积一层薄薄的CVD材料，调整工艺，在宽开口上沉积更多的材料，在小开口上沉积更少的材料，从而校正相邻线之间的距离。

沉积后，我们使用一种特别调整的蚀刻模式，该模式蚀刻小特征的速度比蚀刻大特征的速度快，再次减少了差异。因此，通过与我们的先进蚀刻技术共同优化CVD，我们可以平滑线条并消除许多随机缺陷。我们还使用eBeam计量技术快速测量尺寸变化这些微小的特征。这种协同优化的解决方案已被证明能够实现特征尺寸局部变化减少50%，线边缘粗糙度减少30%，开路缺陷减少近100%，从而能够以健康的器件成品率继续进行逻辑扩展（见图6）。

逻辑路线图依赖于逻辑密度的持续改进来降低面积成本。但是2D收缩正在放缓，并且变得更加困难。可继续将栅极和电线拉得更近的实体空间越来越少，它们越靠近，电气方面的挑战就越严重。传统摩尔定律二维缩放，也就是。音高缩放或内在缩放——在过去的几十年里为行业提供了非常好的服务。然而，展望未来，DTCO将越来越多地补充音调缩放，DTCO代表设计技术协同优化(见图7)。DTCO允许逻辑设计师使用聪明的2D和3D设计技术，在相同音调下增加逻辑密度。基于DTCO的一个关键的即将到来的变化是带有背面电力输送网络的埋地电力轨道。这种新的结构将粗大的电力线从硅片的背面或晶体管的下方输送到晶体管单元，允许进一步的二维缩放，同时降低电压损失。Applied凭借我们在金属、隔离介质、蚀刻和CMP工艺方面的专业知识，帮助实现这一技术和其他DTCO技术。

结语

亚博最新版本应用材料的目标是成为我们客户的PPACt实现公司™，今天的大师班展示了材料工程对未来逻辑伸缩的重要性。几十年来，逻辑路线图是由传统的摩尔定律2D缩放驱动的;然而，随着这种方法的效益放缓，行业正在使用基于材料工程的技术组合来补充它，以实现扩展到3纳米节点甚至更远。客户正在采用“PPACt的新剧本”，这为应用材料创造了巨大的增长机会。亚博最新版本随着逻辑从5nm过渡到3nm，应用预计其服务市场将增长25- 30%

另一个在逻辑上持续PPACt扩展的新Playbook杠杆是异构设计和先进封装，但我们将把这个话题留到下一个Master Class，目标是2021年9月8日。

想要了解更多关于我在这个博客中强调的创新，请访问这是我们网站的一页在那里，你可以访问演讲和准备的评论以及事件的视频回放。

*这些是前瞻性陈述，受风险和不确定性影响。可能导致实际结果与此类声明所表达或暗示的结果存在重大差异的因素包括但不限于我们在美国证券交易委员会(SEC)文件中描述的风险和不确定性，包括我们最近的表格10-Q和8-K。所有前瞻性陈述都基于管理层当前的估计、预测和假设，我们不承担更新它们的义务。