3纳米及以上互连规模的挑战

的以前的博客在这个由我的同事Mike Chudzik撰写的系列文章中，我们预览了应用软件公司的未来逻辑大师班通过焦点晶体管设计和必须克服的物理限制，以实现高级逻辑缩放。我将通过概述缩放互连的一些关键挑战来继续讨论，该互连将信号和电源带到构成IC的离散设备。

互连线由两个关键的金属部件组成:金属线该转移电流在同一设备层和金属内通过在层之间传输电流。减小减小缩小两者的宽度并增加阻力以及在距离移动信号所需的时间。它还增加了电路上的电压降，节流电路速度和增加功耗。

晶体管的性能随着尺寸的增大而提高，但互连金属的性能却不能如此。事实上，随着尺寸的缩小，通过电阻连接的数量会增加10倍(见图1)。这导致了阻容延迟，降低了性能。它还增加了电力消耗。

互连消耗了近三分之一的设备功率，占RC延迟的75%以上，因此提高互连电阻是提高设备整体性能的最佳方法。

如果不加以检查，电阻问题可以完全否定晶体管改进的好处。

提高小尺寸互连电阻的关键是开发新的金属填充工艺，减少或完全消除高电阻率屏障和衬管。减薄或消除这些屏障和衬垫可以减少界面电阻，并使金属导体的体积最大化。

一个典型的铜互连结构是由三层薄膜构成的(见图2)。在由电介质材料制成的侧壁上沉积了氮化钽(TaN)屏障，提供了良好的附着力，并防止铜扩散到电介质中。然后沉积钴(Co)衬层:它粘附在TaN屏障上，便于后续的铜(Cu)填充。铜通过一种叫做铜回流的过程沉积到剩余的体积中。

那么，进一步扩大互联需要什么呢?

TaN/Cu界面是通道总电阻的最大贡献者。降低电阻的最好方法是完全消除这个界面，但这只能通过发展选择性屏障沉积过程来实现。

衬管屏障方法的另一个越来越大的挑战是，随着通孔体积通过缩放缩小，衬里屏障占据了较大的可用空间，并减少了可用于导电CU的空间。理想的解决方案是全新的CU回流技术。在我们即将推出逻辑大师班，我将进一步讨论这些问题，并提供应用材料独特创新的细节。亚博最新版本

一种全新的架构有望实现进一步的突破

超出2nM节点的缩放互连需要额外的设计突破。一个焦点领域涉及权力传送到晶体管的方式。

每个逻辑芯片由标准单元组成，标准单元是一组晶体管和互连结构，提供特定的逻辑功能。每个电池都需要为信号线以及从外部电源向晶体管输送电流的电源轨留出空间。功率轨通常比最小的互连线大3倍，这使得它成为电池尺寸的主要贡献者(参见图3)。

此外，为了到达晶体管，功率传输网络要经过芯片的所有金属层，而且很容易有12层或更多层。在每一级，金属电阻导致供电电压显著下降。设计人员可以应付大约10%的累积电压损失。但由于电阻随着每个节点的缩小而增加，因此，如果没有新的结构，配电网可能会消耗50%的输入电源电压。

为了能够实现逻辑缩放继续，该行业正在开发一种名为埋地电源导轨的新架构，具有背面电源网络（见图4）。该架构从晶体管下方从硅晶片的后侧向晶体管电池通电。该方法预计将提供三种重要的益处：将电压损耗提高多达7倍;允许晶体管电池区域缩放20-33％;并为信号线留下更多的单元格，这也产生缩放的抗性。

关于应用材料如何帮助实现埋地电力轨道弯曲的更多细节也亚博最新版本将在逻辑大师课程上分享。

最终的想法

在逻辑器件中改进PPACT需要在晶体管，触点和互连中进行并行创新。传统方法被推到极限，但我们已经设想了将通过新材料和材料工程技术实现的解决方案。其中许多是应用的甜蜜点，因为我们拥有跨越材料创建，修改，清除和分析的最广泛的技术组合。我们还可以将这些技术与其他任何人都可以相结合。