继续扩展高级逻辑需要新的创新

半导体产业正处于十字路口。随着我们进入由物联网、大数据和人工智能推动的新一波增长的早期阶段，对芯片的需求从未如此之大。与此同时，传统的摩尔定律2D缩放技术显然已无法在功率、性能、面积成本和上市时间(PPACt)方面提供芯片制造商长期依赖的持续改善。逻辑芯片尤其如此，它几乎是所有电子产品的主要处理引擎，其功率效率和性能至关重要。

为了阐明这个问题，应用材料公司正在举办一个在线活动亚博最新版本逻辑大师班6月16日，星期三。我将与来自Applied和业界的其他专家一起讨论逻辑扩展路线图，包括实现PPACt持续改进的挑战和解决方案。我们将探索几个不同的领域，包括晶体管和互连缩放、图案和设计技术协同优化(DTCO)。所有这些领域的共同特点是，需要用多种方法来补充经典的2D缩放，这些方法包括新的芯片架构、新的3D结构、新型材料、缩小功能的新方法以及用先进封装连接芯片的新方法。

在这个系列的第一篇博客中，我将预览一些将在逻辑大师课程中讨论的主题，特别是与晶体管设计和实现高级逻辑缩放必须克服的物理限制相关的主题。

晶体管开关速度和可变性

晶体管作为开关操作。为了呈现最佳性能，我们主要通过最大化驱动电流和降低电容​​和电阻来降低开关延迟。例如，在FinFET晶体管中，我们通过调谐包括翅片高度的各种物理参数，通道的栅极长度，跨越通道运行的电子的移动性，切换的阈值电压以及栅极氧化物的厚度helps control the switch’s on-off state. We reduce electrical resistance by engineering higher activated dopant atoms in regions adjacent to the channel.

另一个关键的杠杆是晶体管的可变性，因为性能是由给定电路中最慢的晶体管决定的。通过收紧分布来减少变异性，我们可以实现更快的电路。

FinFET性能障碍解释:鳍片弯曲

让我们更密切地关注下一代FinFET设计面临的最紧迫挑战。FinFET结构可分为三个主要模块:沟道和浅沟槽隔离，高k金属栅极(HKMG)和晶体管源极/漏极电阻模块(见图1)。

在通道和浅沟槽隔离模块中，该行业一直在增加翅片高度并减少多个技术节点的翅片宽度以提高速度。然而，我们达到了一个点，在那里，在较高的情况下，由于需要在翅片之间置于翅片之间的分离氧化物引起的菌株，更窄的翅片在制造过程中更容易弯曲。该弯曲导致逆变应变，使电子迁移率降低并冲击阈值电压，导致晶体管变异性增加（见图2）。抵消鳍弯曲需要新材料工程解决方案。

恢复接口和HKMG缩放奇偶校验

HKMG模块是晶体管的核心。这些金属叠层具有高度复杂的，并且可以包含七层，包括界面，高k和金属栅极层（参见图3）。界面和高k缩放对于栅极氧化物减少至关重要，这使得晶体管驱动电流升高。调整金属栅极以确保晶体管具有正确的功函数，其确定阈值电压。由于14nm节点，接口和高k层的问题是没有以与使更高晶体管驱动电流的其他物理参数相同的速率缩放。恢复界面和高k缩放奇偶校验需要新的创新。

每个新进程节点侵蚀的接触量

第三主要晶​​体管元件是晶体管源/漏电电阻模块。每个新工艺收缩的晶体管接触面积降低约为每节点25％。较小的区域驱动抵抗力。主要贡献者是金属接触和硅晶体管之间的界面电阻，以及源区和漏极区域内的外部电阻（参见图4）。

降低界面电阻和外部源漏电阻需要新材料和多工艺步骤的协同优化。

为gate -全能晶体管打下基础

如前所述，FinFET鳍变得越来越高和狭窄。随着每一个新工艺的收缩，控制翼宽变得更加困难，这导致阈值电压的变异性增加，降低了设备性能。业界正在迅速发展一种新的架构，称为gate-全能(GAA)，其中硅通道沿其一侧翻转，并像层饼一样堆叠起来(参见图5)。

GAA晶体管通过更换基于传统的光刻和蚀刻的控制方法，提供一种解决信道厚度变异的新方法。使用外延和选择性拆卸使得能够极其精确的厚度控制。从性能角度来看，GaA架构降低了可变性，同时使栅极长度缩放能够将驱动电流增加10％至15％，同时降低功耗。亚博最新版本应用材料通过选择性蚀刻和富通计量等技术将新材料组合来实现这些和其他技术，因此由于我们技术组合的广度和深度，我们独特地定位到地址。

在本系列的下一个博客中，我的同事Mehul Naik将讨论降低逻辑互连电阻电容（RC）延迟和功耗的挑战。