继续缩放高级逻辑所需的新创新

半导体工业处于十字路口。随着我们进入由事物，大数据和AI的互联网增长的新潮的早期阶段，对芯片的需求从未如此。与此同时，显而易见的是，传统的Moore的法律2D缩放技术不再能够提供芯片制造商长期依赖的市场（PPACT）的权力，性能，面积成本和时间的一致性改进。逻辑芯片特别是逻辑芯片的情况，它在几乎每个电子产品中作为主要加工发动机，并且功率效率和性能至关重要。

在这个问题上阐明，应用材料正在在线举办亚博最新版本逻辑主课程6月16日星期三。我将由所适用的其他专家加入，该行业讨论逻辑缩放路线图，包括持续改进PPACT的挑战和解决方案。我们将探索几个不同的领域，包括晶体管和互连扩展，图案化和设计技术协同优化（DTCO）。所有这些领域的共同分母是需要使用包括新芯片架构，新的3D结构，新颖材料，缩小功能和新方法的新方法来补充经典的2D缩放，以将功能和新的方式与高级封装连接芯片。

在此博客中，首先在一系列中，我将在逻辑主类中讨论一些主题的预览，与晶体管设计和必须克服的物理限制相关，以实现高级逻辑缩放。

晶体管开关速度和可变性

晶体管作为开关操作。为了呈现最佳性能，我们主要通过最大化驱动电流和降低电容​​和电阻来降低开关延迟。例如，在FinFET晶体管中，我们通过调谐包括翅片高度的各种物理参数，通道的栅极长度，跨越通道运行的电子的移动性，切换的阈值电压以及栅极氧化物的厚度helps control the switch’s on-off state. We reduce electrical resistance by engineering higher activated dopant atoms in regions adjacent to the channel.

另一个关键杆是晶体管变异性，因为在给定电路中的最慢晶体管被缩放的性能。通过收紧分配以降低可变性，我们可以实现更快的电路。

FinFET性能障碍解释：FIN弯曲

让我们更紧密地缩放到下一代Finfet设计的最紧迫的挑战。FinFET结构可分为三个主要模块：通道和浅沟槽隔离，高k金属栅极（HKMG）和晶体管源/漏电电阻模块（见图1）。

在通道和浅沟槽隔离模块中，该行业一直在增加翅片高度并减少多个技术节点的翅片宽度以提高速度。然而，我们达到了一个点，在那里，在较高的情况下，由于需要在翅片之间置于翅片之间的分离氧化物引起的菌株，更窄的翅片在制造过程中更容易弯曲。该弯曲导致逆变应变，使电子迁移率降低并冲击阈值电压，导致晶体管变异性增加（见图2）。抵消鳍弯曲需要新材料工程解决方案。

恢复接口和HKMG缩放奇偶校验

HKMG模块是晶体管的核心。这些金属叠层具有高度复杂的，并且可以包含七层，包括界面，高k和金属栅极层（参见图3）。界面和高k缩放对于栅极氧化物减少至关重要，这使得晶体管驱动电流升高。调整金属栅极以确保晶体管具有正确的功函数，其确定阈值电压。由于14nm节点，接口和高k层的问题是没有以与使更高晶体管驱动电流的其他物理参数相同的速率缩放。恢复界面和高k缩放奇偶校验需要新的创新。

通过每个新流程节点侵蚀联系卷

第三个主要的晶体管元件是晶体管源极/漏极电阻模块。每一个新的收缩过程已经由每个节点约25％减小晶体管的接触面积。较小的区域驱动电阻。的主要贡献者是源区和漏区中的金属接触和硅晶体管，和外部电阻之间的界面电阻（参见图4）。

减轻界面抗性和外部源/漏电阻力需要新材料和多个工艺步骤的共同优化。

为栅极 - 全周晶体管铺设基础

如前所述，Finfet Fins变得不可持续地高且狭窄。控制翅片宽度与每个新过程收缩变得越难，这导致阈值电压的可变性降低了降低了装置性能。该行业正在迅速移动，以使得新的架构称为门 - 全方位（GAA），其中硅通道沿着它们的侧面翻转并像层饼一样堆叠（见图5）。

GAA晶体管通过更换基于传统的光刻和蚀刻的控制方法，提供一种解决信道厚度变异的新方法。使用外延和选择性拆卸使得能够极其精确的厚度控制。从性能角度来看，GaA架构降低了可变性，同时使栅极长度缩放能够将驱动电流增加10％至15％，同时降低功耗。亚博最新版本应用材料通过选择性蚀刻和富通计量等技术将新材料组合来实现这些和其他技术，因此由于我们技术组合的广度和深度，我们独特地定位到地址。

在本系列的下一个博客中，我的同事Mehul Naik将讨论降低逻辑互连电阻电容（RC）延迟和功耗的挑战。