求解晶体管接触电阻需要材料工程创新

在我的以前的博客，我描述了如何增加接触电阻是晶体管功率和性能的主要瓶颈。

现在我将解释为什么接触电阻对铸造逻辑路线图变得更具挑战，达到了一个完全新的构建晶体管触点的点来缩放到5nm节点和超越。

此前，我说明了钨（W）晶体管触点中的包层层是如何成为接触电阻的主要原因。包层是氮化钛（锡）衬里屏障和W成核层的形式。这些层有助于确保接触粘附到表面并生长均匀的临界功能，而没有缺陷 - 但是它们做出了导电电子的非常差的工作。

打个比方，想象一下画一个木栅栏：你先涂一层底漆，然后再涂一层薄薄的第一层漆，然后再涂一层厚的最后一层漆。类似地，如果没有锡阻挡层，大块W附着在表面上很差，只是剥落。没有W形核层，体W不会生长。

不幸的是，这些“制备层”变得越来越有问题，因为它们不扩展。结果是，较高百分比的可用体积转到衬里屏障，而DWWINDLED百分比进入W指导。通过每个铸造逻辑节点，接触电阻增加，饥饿的晶体管和芯片，并防止它们实现其功率和性能潜力。

传统W填充工艺的另一个挑战是形成接缝，进一步增加阻力，并可能影响大批量生产的产量（见图1）。

多年来，该行业主要通过减少衬垫阻挡层的体积和引入新的接触材料来降低接触电阻。例如，2016年，Applied公司推出了一种新的薄膜，该薄膜可以用一层钨碳薄膜取代锡衬阻挡层和W形核层，为大块W提供更多的体积。我们还提供了一种解决方案，旨在抑制大块W填充期间的接缝形成。两年后，Applied引入了一种钴替代物来替代大块钨，从而使锡衬层进一步变薄，并且可以在没有形核层的情况下生长。虽然更有效，这些解决方案仍然依赖于“底漆”层来可靠地生长金属导体。然而，随着EUV的引入，接触过孔的规模进一步扩大，该行业需要更大的突破。

最佳的解决方案是完全去除包层层，实现完美的自下而上填充，没有空隙或接缝。常规化学气相沉积，这尚未实现，因为它沉积在整个晶片表面上的材料，对侧壁粘附和生长的差。需要包层，以确保平滑的生长和完整的间隙填充。

在我的下一个博客中，我将描述一个独特的综合材料解决方案，该解决方案提供了一种旨在解决接触电阻瓶颈的材料工程突破，并使2D缩放能够持续井进入未来。