DRAM缩放需要新材料工程解决方案

随着物联网(IoT)、自动驾驶汽车和5G连接增加了更多设备，数据呈指数级增长，对低成本、高密度DRAM的需求从未如此之大，这进一步加剧了边缘和云计算基础设施的压力。据估计，到2030年，物联网设备总数将达到5000亿，每年产生1兆字节的数据——10的24次方字节。

数据的价值来自对数据的处理，越来越多地是通过使用人工智能来获得可操作的见解。这需要负担得起的高性能DRAM，而且需要大量的DRAM。DRAM制造商正在竞相克服一系列物理限制，如果不解决这些限制，将会影响DRAM的性能、电力、面积和成本。这篇博客将探讨进一步扩大电容器和外围电路的挑战和机遇。

每个DRAM存储单元由一个晶体管和一个电容组成，这两个晶体管和电容需要一起缩放以增加比特密度。电容器采用金属-绝缘体-金属结构存储电荷。一个深孔内衬一个薄金属底电极，通常由氮化钛制成。然后，沉积一薄层高k绝缘介质材料。最后，沉积第二个金属电极(见图1)。

电容纵横比缩放

储能电容的电荷与深孔内外表面的表面积成正比。孔洞的高度与直径的比率是长宽比。存储单元的二维缩放会导致直径缩小，为了保持足够的表面积和电荷，长宽比必须增加。为了继续2D缩放，芯片制造商不断压缩电容器直径，这将宽高比推向了极限。

虽然这是一个实用的想法，但这种方法触及了传统模式技术的物理极限。具体来说，电容器孔是用非晶态多晶硅制成的牺牲硬掩模来定义的，这些硬掩模被蚀刻透入，为随后的厚模具蚀刻创造一个模板，从而创造出越来越窄的电容器孔。

当高能离子腐蚀电容器的空穴时，它们也会腐蚀掉硬掩膜。宽高比越高，在电容器孔完全形成之前，硬掩膜被侵蚀的风险就越大，这将破坏芯片。

缓解这一风险的一种方法是增加硬口罩的厚度，但这也会产生问题。较高的硬掩模加上较窄的电容孔的长宽比使得完成蚀刻和去除所有蚀刻副产品变得越来越困难。这些副产品会导致扭曲、弯曲、欠蚀刻和其他物理缺陷(见图2)。

DRAM制造商真正需要的是一种密度更大、更硬的掩模材料，这种材料的侵蚀速度比底层电容模具慢得多。这种更薄的硬掩膜将允许更深的蚀刻和副产物去除完美的圆柱形和直的电容器孔匹配的深度。

外围电路扩展

继续缩小DRAM的第二个机会是缩小外围电路区域的尺寸，该区域由围绕DRAM单元阵列的逻辑晶体管和互连线组成(见图3)。如果内存单元扩大，但外围电路没有扩大，然后外围零件在模具尺寸中所占的比例逐渐增大。逻辑很重要:它有助于确定当今高速DDR4和新兴DDR5 dram的性能和功耗。每一条连接逻辑晶体管和电池区域的金属线都需要被绝缘介质材料包围，以防止电信号之间的干扰，而这种介质的厚度是影响缩放的另一个关键因素。在过去的25年里，DRAM制造商一直使用两种硅氧化物中的一种——硅烷和四乙氧基硅烷(TEOS)——作为介质材料。

如今，DRAM制造商正面临着约20年前尖端逻辑制造商所面临的介质缩放挑战。超过某一点，电介质变薄使金属线如此接近，电容耦合增加。因此，设备的功耗增加，性能下降，过热和潜在的可靠性问题。在逻辑缩放方面，解决方案是新的铜低k互连。在DRAM中，现在需要一种新材料，使金属线更紧密地放置在一起，而不会造成信号干扰。

新材料研究

这些DRAM缩放材料工程上的挑战——包括设计硬掩模和绝缘介质——一直是密集研究的主题。在我的下一篇博客中，我将讨论应用材料公司一直在开发的新材料，以帮助DRAM制造商扩展他们的产品路线亚博最新版本图，以满足世界对廉价高性能DRAM日益增长的需求。